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这项技术已成为摩尔定律的大救星

这项技术已成为摩尔定律的大救星

2019-11-06 20:21:19

来源:内容来自“ctimes”,谢谢。

当今最受欢迎的先进技术是什么?我相信以下专业词汇经常出现在环境、新闻和文章中,如人工智能、深度学习、云计算、超级计算机、自动驾驶等。

包括谷歌、亚马逊、英特尔、英伟达或amd等。从这些世界级技术巨头的战略中,我们可以看到他们都在积极投入巨资开发上述软硬件技术和相关应用。

高盛集团(Goldman Sachs Group)对未来几年人工智能发展的研究表明,未来几年全球市场规模将快速扩张,形成人工智能功能应用所需的硬件,如专用集成电路(asic)、图形处理芯片(gpu)、中央处理器(cpu)、现场可编程门阵列(fpga)等组件,平均年增长率为40%。

图1:人工智能计算硬件组件的世界规模增长预测

(资料来源:高盛,2018年)

高度集成芯片封装的关键:异构集成技术

由于算法、大数据和高性能微芯片的进步,它们在推动这种新一代技术方面发挥着最大的作用。因此,随着终端电子产品的快速发展,智能手机、平板电脑和可穿戴设备正朝着轻薄短小、多功能、高性能、低成本、低功耗和小面积等要求不断发展。,有必要将具有不同功能的各种芯片集成到单个模块中。因此,包括晶圆厂和集成电路设计公司在内的集成电路制造商相继投资于先进封装技术领域。根据yole数据,从2017年到2021年,全球先进包装规模从250亿美元增加到310亿美元,年复合增长率约为7%。

这些先进技术的应用和能力近年来取得了惊人的进展。然而,在这些看似不同的技术或科学背后,有一个共同的特征,即它们都采用异构集成电路设计。

例如,另一个叫做“小芯片”的设计概念最近出现了。所谓的小芯片是指具有特殊用途或单一功能的kgd(已知良好的芯片)或ip模块。然后,在开发高性能系统时,可以通过选择适当小芯片的堆叠积累来实现所需的系统性能。当前的封装技术正在以并排的方式向2.5d技术发展,通过插入物和再分布层(rdl)的设计进行集成。在3d封装中,多个芯片堆叠在一起。除了底部芯片,所有芯片都需要通过tsv(硅通孔)传输信号。

图2:3 2.5d封装的主要特性:

1.使用微泵将hbm和serdes微芯片集成到插入器中

2.硅通孔(tsv)插入器连接到c4或大杯

3.密封装载板

(资料来源:阿姆科尔)

在ces 2019的主旨演讲中,英特尔(英特尔)发布了第一款使用3d封装技术的处理器(lakefield),这吸引了所有人的注意,并使3d异构集成封装正式商业化。英特尔使用堆栈设计来集成各种芯片、i/o、结构等。从而提高了芯片设计的灵活性,大大减少了多核处理器所需的芯片空间,将体积缩小到只有12 mm × 12 mm

通过新一代包装技术打破摩尔定律

根据2018年发布的器件和系统国际路线图,半导体制造技术到2030年将达到1.5纳米。然而,在前端半导体制造过程中,根据摩尔定律,应该在5纳米左右,这很难突破。然而,随着技术发展到28纳米,成本将逐渐降低。这似乎违反了该行业的基本常识。

例如,台积电不断地将cmos器件的制造工艺从14纳米、10纳米、7纳米甚至最新的3纳米减少,不仅提高了CMOS器件的工作速度,而且大大增加了逻辑门的数量。虽然3nm工艺技术仍处于研发的早期阶段,但TSMC尚未公布任何技术细节,如性能和功耗指标(如与5nm工艺相比,性能可以提高多少)。它只描述了3n将是一种全新的工艺技术,因此不可避免地会有新的结构、技术、材料等。而不是5纳米工艺。

这相当于每18-24个月将同一空间中的组件数量增加一倍。除了加快芯片本身的运行,另外两个因素也变得越来越重要。

一种是使用高带宽存储器(hbm;高带宽存储器的架构)不仅可以提高计算能力,还可以降低系统的总功耗,增加存储器的带宽。另一种是串行器/解串行器高速数据传输和接收(serdes)。Serdes io模块可以集成到主芯片中,也可以作为单独的芯片制造。

如何集成这些高速性能?关键之一是让先进的2.5d异构集成结构芯片封装技术发挥这一作用。然而,为什么有必要采用2.5d封装技术?目前,2.5d封装是一种能够实现各种集成电路高速集成的高阶集成电路封装技术。

缩短组件之间的距离可以加快处理速度。

开发如此复杂的封装结构有许多原因。如图3所示,为了满足更高处理速度的要求,dram存储器必须在物理上更靠近cpu。因此,每个组件在结构上是独立的,并安装在载板(印刷电路板或pcb)上。为了满足更高性能的应用,基本上采用了系统级封装(sip)技术。

图3:先进包装发展趋势(来源:阿姆科尔)

在这种封装模式下,存储器和主cpu组件可以连接在载板上形成fcbga结构,然后转移到2.5d封装。通过使用新一代hbm dram,逻辑和hbm可以直接连接到硅插入器,两个集成电路之间的最小距离已经可以小于100 μ m。

随着元件之间距离的缩短,可以减少信号延迟,提高电子信号的质量,并且实现更快的处理速度和更低的能量消耗。

另一个原因是,ddr4或gddr5/gddr5x/gddr6以外的硅内插器方法可以实现极高的hbm数据带宽。Hbm使用1024位,可以实现比ddr4和gddr更宽的并行总线。

这是因为hbm和hbm2有大约4,000个i/o和电源连接,所以连接到主芯片需要非常高的布线密度。由于传统fcbga载板线宽的限制,它无法满足这种高密度连接的要求,2.5d硅内插器连接必须从fcbga转移到硅芯片。

另一个重要趋势是服务于高速数据传输。单通道)serdes可以达到每秒10 gbps、28 gbps、56 bps甚至112 gbps。

在高速数据中心应用中,主芯片可以控制多个serdes通道。随着主cpu和gpu制造技术的进步,开发serdes的设计公司已经开始开发新一代的生产工艺ip,它可以被芯片供应商集成到主芯片的设计中。然而,面对高速和高性能的要求,serdes驱动不能满足上市时间、更新硅晶体节点和验证新serdes ip的成本。

对于某些应用,通过使用2.5d异构集成封装解决方案,可以在封装级别集成主芯片和多个serdes芯片。

另一个考虑是大规模生产的产量。理论上,单个芯片的表面积越大,产量越低。因为根据玻色-爱因斯坦屈服模型,两者之间有巨大的差异。Y = 1 /(1+ad)^ k(y是形成率,a是芯片面积,d是缺陷密度,k是难度系数)。对于需要大面积的产品,收益率可能会很低。然而,如果通过使用2.5d异质集成封装技术将所需区域分成多个小芯片,则可以提高产量并且可以大大降低成本。

各种大型芯片都可以通过异构集成技术来完成。

高速微芯片大部分依靠tsv硅内插器(tsv silicon interposer)技术进行高密度布线,主要是因为带有tsv的内插器可以支持2μm/2μm以下的再分布层(rdl)和40 μ m以下的微泵,这是fcbga载板密度的10倍,因此可以缩短连接距离并产生更好质量的电子信号,实现异构集成芯片架构。

例如,amkor的tsv硅插入器采用晶圆级制造技术,该技术源自晶圆生产厂制造的300毫米tsv晶圆。接下来,蚀刻锡铅凸块的背面和保护层,并减薄填充的tsv,最后完成分割。这个过程通常被称为甲醇;;线中端)过程。主要制造工艺是形成将上部微凸块连接板连接到下部fcbga承载板以连接锡引线凸块的横截面。如图4所示。

图4:从前焊盘到后焊盘的封装外形c4(来源:阿姆科尔)

在衬底上芯片的制造过程中,首先将硅插入物连接到载体,然后将多个微芯片连接到插入物以形成异质集成封装结构。这种设计被称为rdl优先或die last。因为rdl首先在制造过程中完成,然后芯片连接到rdl插入器。

这种设计的优点是可以在中间进行测试,以标记有缺陷的中间层和未完成的产品,因此这些有缺陷的产品不会在后续的封装过程中使用,并且不会浪费宝贵的芯片。因此,可以达到提高生产能力和产量的目的。

片上芯片(cow)封装是下一代基片芯片技术,它使用硅片作为晶片级封装的载体。不同于cos技术的概念,cow将芯片连接到中间层,最后连接到芯片的载板。片上芯片封装技术具有很好的物理结构优势,适用于较大的芯片和插入物。

Hdfo封装是没有tsv技术的晶圆级封装中的下一代集成fcbga技术。为了达到这个目的,微芯片通过使用微凸点锡铅凸点连接到多层精细rdl和bga,达到半成品的水平,最后连接到fcbga载板,形成异质集成封装。这样,无需tsv处理就可以实现高布线密度和良好的电子信号质量,从而进一步降低成本。

Hdfo异构集成包不仅可以用于生产gpu和fpga,还可以通过异构集成包技术完成网络和服务器等应用所需的大型芯片。

*免责声明:这篇文章最初是作者写的。这篇文章的内容是作者的个人观点。重印半导体行业观察只是为了传达不同的观点。这并不意味着半导体行业观察同意或支持这一观点。如果您有任何异议,请联系半导体行业观察。

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